1294
правки
Irina (обсуждение | вклад) |
KVN (обсуждение | вклад) |
||
(не показана 1 промежуточная версия 1 участника) | |||
Строка 143: | Строка 143: | ||
'''Этап отображения''' | '''Этап отображения''' | ||
После | После успешного вычисления меток для всех вершин можно построить отображение, начиная с первичных выходов. В каждой вершине v процедура выбирает разрез, реализующий метку вершины, а затем переходит к выбору разреза для u, если <math>u^d</math> входит в состав разреза, выбранного для v. На ребре, идущем из таблицы LUT для u к LUT для v, добавляется d триггеров. Для схемы на рис. 1 (1) сгенерированное отображение, основанное на метках, найденных на рис. 6, представляет собой сеть на рис. 2 (2). | ||
Для получения отображения с целевой продолжительностью цикла <math>\varphi</math> таблица LUT для v может быть ресинхронизирована на <math> | Для получения отображения с целевой продолжительностью цикла <math>\varphi</math> таблица LUT для v может быть ресинхронизирована на <math>\lceil l(v) / \phi \rceil - 1</math>. Для схемы на рис. 1 (1) окончательное отображение после ресинхронизации представлено на рис. 2 (3). | ||
== Применение == | == Применение == | ||
Строка 174: | Строка 174: | ||
9. Pan, P., Liu, C.L.: Optimal Clock Period FPGA Technology Mapping for Sequential Circuits. ACM Trans. on Des. Autom. of Electron. Syst., 3(3), 437-462 (1998) | 9. Pan, P., Liu, C.L.: Optimal Clock Period FPGA Technology Mapping for Sequential Circuits. ACM Trans. on Des. Autom. of Electron. Syst., 3(3), 437-462 (1998) | ||
[[Категория: Совместное определение связанных терминов]] |