Аноним

Технологическое отображение последовательной схемы: различия между версиями

Материал из WEGA
 
(не показаны 2 промежуточные версии 1 участника)
Строка 92: Строка 92:




В работе [7] были предложены некоторые техники для ускорения работы процедуры. С их помощью все 4-разрезы для каждой из эталонных схем ISCAS89 могут быть найдены не более чем за пять итераций.
В работе [7] были предложены некоторые техники для ускорения выполнения процедуры. С их помощью все 4-разрезы для каждой из эталонных схем ISCAS89 могут быть найдены не более чем за пять итераций.




Строка 124: Строка 124:
|| <math>\{ a^1, z^1, b^1 \}: 0</math>  
|| <math>\{ a^1, z^1, b^1 \}: 0</math>  
|| <math>\{ z^0 \}: 0</math>  
|| <math>\{ z^0 \}: 0</math>  
||
|}
|}


Строка 130: Строка 129:




Процедура разметки стремится найти метку для каждой вершины, как схематически показано на рис. 5, где <math>w_v</math> обозначает вес кратчайших пар из первичных входов к вершине v.
Процедура разметки стремится найти метку для каждой вершины, как схематически показано на рис. 5, где <math>w_v</math> обозначает вес кратчайших путей из первичных входов к вершине v.




Строка 144: Строка 143:
'''Этап отображения'''
'''Этап отображения'''


После того успешного вычисления меток для всех вершин можно построить отображение, начиная с первичных выходов. В каждой вершине v процедура выбирает разрез, реализующий метку вершины, а затем переходит к выбору разреза для u, если <math>u^d</math> входит в состав разреза, выбранного для v. На ребре, идущем из таблицы LUT для u к LUT для v, добавляется d триггеров. Для схемы на рис. 1 (1) сгенерированное отображение, основанное на метках, найденных на рис. 6, представляет собой сеть на рис. 2 (2).
После успешного вычисления меток для всех вершин можно построить отображение, начиная с первичных выходов. В каждой вершине v процедура выбирает разрез, реализующий метку вершины, а затем переходит к выбору разреза для u, если <math>u^d</math> входит в состав разреза, выбранного для v. На ребре, идущем из таблицы LUT для u к LUT для v, добавляется d триггеров. Для схемы на рис. 1 (1) сгенерированное отображение, основанное на метках, найденных на рис. 6, представляет собой сеть на рис. 2 (2).




Для получения отображения с целевой продолжительностью цикла <math>\varphi</math> таблица LUT для v может быть ресинхронизирована на <math>| l(v) / \phi |</math>. Для схемы на рис. 1 (1) окончательное отображение после ресинхронизации представлено на рис. 2 (3).
Для получения отображения с целевой продолжительностью цикла <math>\varphi</math> таблица LUT для v может быть ресинхронизирована на <math>\lceil l(v) / \phi \rceil - 1</math>. Для схемы на рис. 1 (1) окончательное отображение после ресинхронизации представлено на рис. 2 (3).


== Применение ==
== Применение ==
Строка 175: Строка 174:


9. Pan, P., Liu, C.L.: Optimal Clock Period FPGA Technology Mapping for Sequential Circuits. ACM Trans. on Des. Autom. of Electron. Syst., 3(3), 437-462 (1998)
9. Pan, P., Liu, C.L.: Optimal Clock Period FPGA Technology Mapping for Sequential Circuits. ACM Trans. on Des. Autom. of Electron. Syst., 3(3), 437-462 (1998)
[[Категория: Совместное определение связанных терминов]]